Reliability estimation at block-level granularity of spin-transfer-torque MRAMs
Visualitza/Obre
06962093.pdf (313,7Kb) (Accés restringit)
Sol·licita una còpia a l'autor
Què és aquest botó?
Aquest botó permet demanar una còpia d'un document restringit a l'autor. Es mostra quan:
- Disposem del correu electrònic de l'autor
- El document té una mida inferior a 20 Mb
- Es tracta d'un document d'accés restringit per decisió de l'autor o d'un document d'accés restringit per política de l'editorial
Cita com:
hdl:2117/27040
Tipus de documentText en actes de congrés
Data publicació2014
EditorInstitute of Electrical and Electronics Engineers (IEEE)
Condicions d'accésAccés restringit per política de l'editorial
Tots els drets reservats. Aquesta obra està protegida pels drets de propietat intel·lectual i
industrial corresponents. Sense perjudici de les exempcions legals existents, queda prohibida la seva
reproducció, distribució, comunicació pública o transformació sense l'autorització del titular dels drets
Abstract
In recent years, the Spin-Transfer-Torque Magnetic Random Access Memory (STT-MRAM) has emerged as a promising choice for embedded memories due to its reduced read/write latency and high CMOS integration capability. Under today aggressive technology scaling requirements, the STT-MRAM is affected by process variability and aging phenomena, making reliability prediction a growing concern. In this paper, we provide a methodology for predicting the reliability of an STT-MRAM based memory at block level for different block sizes and access rates. The proposed methodology also allows for an exploration of required error correction capabilities as function of code word size to achieve the desired reliability target for the memory under study.
CitacióStefano Di Carlo [et al.]. Reliability estimation at block-level granularity of spin-transfer-torque MRAMs. A: DFT - IEEE International Symposium on Defect and Fault Tolerance in VLSI and Nanotechnology Systems. "DFT2014 - 27th IEEE International Symposium on Defect and Fault Tolerance in VLSI and Nanotechnology Systems". Institute of Electrical and Electronics Engineers (IEEE), 2014, p. 75-80.
ISBN978-1-4799-6155-9
Col·leccions
- QINE - Disseny de Baix Consum, Test, Verificació i Tolerància a Fallades - Ponències/Comunicacions de congressos [60]
- QINE - Disseny de Baix Consum, Test, Verificació i Circuits Integrats de Seguretat - Ponències/Comunicacions de congressos [78]
- Departament d'Enginyeria Electrònica - Ponències/Comunicacions de congressos [1.714]
Fitxers | Descripció | Mida | Format | Visualitza |
---|---|---|---|---|
06962093.pdf | 313,7Kb | Accés restringit |