Interleaved Scrambling Technique: A Novel Low-Power Security Layer for Cache Memories
Visualitza/Obre
interleaved.pdf (436,9Kb) (Accés restringit)
Sol·licita una còpia a l'autor
Què és aquest botó?
Aquest botó permet demanar una còpia d'un document restringit a l'autor. Es mostra quan:
- Disposem del correu electrònic de l'autor
- El document té una mida inferior a 20 Mb
- Es tracta d'un document d'accés restringit per decisió de l'autor o d'un document d'accés restringit per política de l'editorial
Cita com:
hdl:2117/24966
Tipus de documentComunicació de congrés
Data publicació2014
EditorInstitute of Electrical and Electronics Engineers (IEEE)
Condicions d'accésAccés restringit per política de l'editorial
Tots els drets reservats. Aquesta obra està protegida pels drets de propietat intel·lectual i
industrial corresponents. Sense perjudici de les exempcions legals existents, queda prohibida la seva
reproducció, distribució, comunicació pública o transformació sense l'autorització del titular dels drets
Abstract
Memory systems security has increased over the last decade due to the sensitive information which is stored in plain text. Device specific attacks, such as cold-boot and sidechannel monitoring have been reported as being successfully in retrieving encryption and private keys from algorithms like AES and RSA. In this paper, we propose a new technique of securing the cache memories by scrambling the stored data that uses interleaved scrambling vectors which reduce the power consumption if compared to the standard scrambling technique.
Dissemination rules for the retained data in the cache are employed, in order to make data unusable if retrieved successfully by any type of attack. The proposed technique is analyzed and evaluated from several points of views, including area overhead, power consumption and time performance.
CitacióNeagu, M.; Manich, S.; Miclea, L. Interleaved Scrambling Technique: A Novel Low-Power Security Layer for Cache Memories. A: IEEE European Test Symposium. "19th IEEE European Test Symposium: May 26-30, 2014: ETS 2010, Praga: digest of papers". Paderborn: Institute of Electrical and Electronics Engineers (IEEE), 2014, p. 1-2.
ISBN978-1-4799-3414-0
Col·leccions
- QINE - Disseny de Baix Consum, Test, Verificació i Tolerància a Fallades - Ponències/Comunicacions de congressos [60]
- QINE - Disseny de Baix Consum, Test, Verificació i Circuits Integrats de Seguretat - Ponències/Comunicacions de congressos [78]
- Departament d'Enginyeria Electrònica - Ponències/Comunicacions de congressos [1.715]
Fitxers | Descripció | Mida | Format | Visualitza |
---|---|---|---|---|
interleaved.pdf | 436,9Kb | Accés restringit |