DSpace DSpace UPC
 Català   Castellano   English  

E-prints UPC >
Enginyeria electrònica i telecomunicacions >
CMC - Control, Monitorització i Comunicacions >
Articles de revista >

Empreu aquest identificador per citar o enllaçar aquest ítem: http://hdl.handle.net/2117/2028

Arxiu Descripció MidaFormat
04427248.pdf1,92 MBAdobe PDFThumbnail
Veure/Obrir

Citació: Gilabert, P. L.; Cesari, A.; Montoro, G.; Bertran, E.;Dilhac, J. M. Multi look-up table FPGA implementation of an adaptive digital predistorter for linearizing RF power amplifiers with memory effects. IEEE Transactions on Microwave Theory and Techniques, 2008, vol. 56, núm. 2, p. 372-384
Títol: Multi look-up table FPGA implementation of an adaptive digital predistorter for linearizing RF power amplifiers with memory effects
Autor: Gilabert Pinal, Pere Lluís Veure Producció científica UPC; Cesari Bohigas, Albert; Montoro López, Gabriel Veure Producció científica UPC; Bertran Albertí, Eduardo Veure Producció científica UPC; Dilhac, Jean Marie
Editorial: Institute of Electrical and Electronics Engineers (IEEE)
Data: jun-2007
Tipus de document: Article
Resum: This paper presents a hardware implementation of a digital predistorter (DPD) for linearizing RF power amplifiers (PAs) for wideband applications. The proposed predistortion linearizer is based on a nonlinear auto-regressive moving average (NARMA) structure, which can be derived from the NARMA PA behavioral model and then mapped into a set of scalable lookup tables (LUTs). The linearizer takes advantage of its recursive nature to relax the LUT count needed to compensate memory effects in PAs. Experimental support is provided by the implementation of the proposed NARMA DPD in a field-programmable gate-array device to linearize a 170-W peak power PA, validating the recursive DPD NARMA structure for W-CDMA signals and flexible transmission bandwidth scenarios. To the best of the authors’ knowledge, it is the first time that a recursive structure is experimentally validated for DPD purposes. In addition to the results on PA efficiency and linearity, this paper addresses many practical implementation issues related to the use of FPGA in DPD applications, giving an original insight on actual prototyping scenarios. Finally, this study discusses the possibility of further enhancing the overall efficiency by degrading the PA operation mode, provided that DPD may be unavoidable due to the impact of memory effects.
URI: http://hdl.handle.net/2117/2028
Apareix a les col·leccions:CMC - Control, Monitorització i Comunicacions. Articles de revista
Departament de Teoria del Senyal i Comunicacions. Articles de revista
Comparteix:


Stats Mostra les estadístiques d'aquest ítem

SFX Query

Tots els drets reservats. Aquesta obra està protegida pels drets de propietat intel·lectual i industrial corresponents. Sense perjudici de les exempcions legals existents, queda prohibida la seva reproducció, distribució, comunicació pública o transformació sense l'autorització del titular dels drets.

Per a qualsevol ús que se'n vulgui fer no previst a la llei, dirigiu-vos a: sepi.bupc@upc.edu

 

Valid XHTML 1.0! Programari DSpace Copyright © 2002-2004 MIT and Hewlett-Packard Comentaris
Universitat Politècnica de Catalunya. Servei de Biblioteques, Publicacions i Arxius