DSpace DSpace UPC
 Català   Castellano   English  

E-prints UPC >
Altres >
Enviament des de DRAC >

Empreu aquest identificador per citar o enllaçar aquest ítem: http://hdl.handle.net/2117/15715

Ítem no disponible en accés obert per política de l'editorial

Arxiu Descripció MidaFormat
p292-gonzalez.pdfPACT 2008853,24 kBAdobe PDF Accés restringit

Citació: González, M. [et al.]. Hybrid access-specific software cache techniques for the cell BE architecture. A: International Conference on Parallel Architectures and Compilation Techniques. "PACT'08. Proceedings of the Seventeenth International Conference on Parallel Architectures and Compilation Techniques". Toronto: Association for Computing Machinery, 2008, p. 292-302.
Títol: Hybrid access-specific software cache techniques for the cell BE architecture
Autor: O’Brien, Kathryn; O'Brien, Kevin; González Tallada, Marc Veure Producció científica UPC; Vujic, Nikola; Martorell Bofill, Xavier Veure Producció científica UPC; Ayguadé Parra, Eduard Veure Producció científica UPC; Eichenberger, Alexandre E.; Chen, Tong; Sura, Zehra; Zhang, Tao
Editorial: Association for Computing Machinery
Data: 2008
Tipus de document: Conference lecture
Resum: Ease of programming is one of the main impediments for the broad acceptance of multi-core systems with no hardware support for transparent data transfer between local and global memories. Software cache is a robust approach to provide the user with a transparent view of the memory architecture; but this software approach can suffer from poor performance. In this paper, we propose a hierarchical, hybrid software-cache architecture that classifies at compile time memory accesses in two classes, highlocality and irregular. Our approach then steers the memory references toward one of two specific cache structures optimized for their respective access pattern. The specific cache structures are optimized to enable high-level compiler optimizations to aggressively unroll loops, reorder cache references, and/or transform surrounding loops so as to practically eliminate the software cache overhead in the innermost loop. Performance evaluation indicates that improvements due to the optimized software-cache structures combined with the proposed codeoptimizations translate into 3.5 to 8.4 speedup factors, compared to a traditional software cache approach. As a result, we demonstrate that the Cell BE processor can be a competitive alternative to a modern server-class multi-core such as the IBM Power5 processor for a set of parallel NAS applications.
ISBN: 978-1-60558-282-5
URI: http://hdl.handle.net/2117/15715
DOI: 10.1145/1454115.1454156
Apareix a les col·leccions:Altres. Enviament des de DRAC
CAP - Grup de Computació d´Altes Prestacions. Ponències/Comunicacions de congressos
Departament d'Arquitectura de Computadors. Ponències/Comunicacions de congressos
Comparteix:


Stats Mostra les estadístiques d'aquest ítem

SFX Query

Tots els drets reservats. Aquesta obra està protegida pels drets de propietat intel·lectual i industrial corresponents. Sense perjudici de les exempcions legals existents, queda prohibida la seva reproducció, distribució, comunicació pública o transformació sense l'autorització del titular dels drets.

Per a qualsevol ús que se'n vulgui fer no previst a la llei, dirigiu-vos a: sepi.bupc@upc.edu

 

Valid XHTML 1.0! Programari DSpace Copyright © 2002-2004 MIT and Hewlett-Packard Comentaris
Universitat Politècnica de Catalunya. Servei de Biblioteques, Publicacions i Arxius