Fast time-to-market with via-configurable transistor array regular fabric: A delay-locked loop design case study

doi:10.1109/DTIS.2011.5941428


Català Castellano English

	Pàgina d'inici
	Estadístiques d'ús

Llistar
	Comunitats
	Títol
	Autor
	Data
	Matèria
	Àrees temàtiques de la UPC

Serveis
	Alertes
	El meu E-prints UPC usuaris autoritzats
	Editar perfil
	Entrada usuaris no UPC



	Sobre DSpace

	Bibliotècnica: la biblioteca digital de la UPC

E-prints UPC >
Altres >
Enviament des de DRAC >

Empreu aquest identificador per citar o enllaçar aquest ítem: http://hdl.handle.net/2117/15703

Ítem no disponible en accés obert per política de l'editorial

Arxiu	Descripció	Mida	Format
Fast time-to-market with via-configurable transistor array regular fabric A delay-locked loop design case study.pdf		559.66 kB	Adobe PDF

Citació:	Pons, M. [et al.]. Fast time-to-market with via-configurable transistor array regular fabric: A delay-locked loop design case study. A: Design and Technology of Integrated Systems. "Proc. of the Design and Technology of Integrated Systems". Atenes: IEEE Computer Society Publications, 2011, p. 1-6.
Títol:	Fast time-to-market with via-configurable transistor array regular fabric: A delay-locked loop design case study
Autor:	González Colás, Antonio María ; Pons Solé, Marc ; Barajas Ojeda, Enrique ; Mateo Peña, Diego ; López González, Juan Miguel ; Moll Echeto, Francisco de Borja ; Rubio Sola, Jose Antonio ; Abella Ferrer, Jaume ; Vera Rivera, Francisco Javier
Editorial:	IEEE Computer Society Publications
Data:	2011
Tipus de document:	Conference lecture
Resum:	Time-to-market is a critical issue for nowadays integrated circuits manufacturers. In this paper the Via-Configurable Transistor Array regular layout fabric (VCTA), which aims to minimize the time-to-market and its associated costs, is studied for a Delay-Locked Loop design (DLL). The comparison with a full custom design demonstrates that VCTA can be used without loss of functionality while accelerating the design time. Layout implementations, in 90 nm CMOS process, as well as the delay, energy and jitter electrical simulations are provided.
ISBN:	978-1-61284-899-0
URI:	http://hdl.handle.net/2117/15703
Versió de l'editor:	10.1109/DTIS.2011.5941428
Versió de l'editor:	http://ieeexplore.ieee.org/xpls/abs_all.jsp?arnumber=5941428
Apareix a les col·leccions:	Altres. Enviament des de DRAC HIPICS - High Performance Integrated Circuits and Systems. Ponències/Comunicacions de congressos Departament d'Enginyeria Electrònica. Ponències/Comunicacions de congressos Departament d'Arquitectura de Computadors. Ponències/Comunicacions de congressos CAP - Grup de Computació d´Altes Prestacions. Ponències/Comunicacions de congressos ARCO - Microarquitectura i Compiladors. Ponències/Comunicacions de congressos MNT - Grup de Recerca en Micro i Nanotecnologies. Ponències/Comunicacions de congressos
Comparteix:

Stats Mostra les estadístiques d'aquest ítem

Queda prohibida la reproducció, transformació, distribució i comunicació pública d'aquesta obra. Es permet, en tot cas, la reproducció per a ús privat sempre i quan la còpia que se'n faci no sigui objecte d'utilització col·lectiva ni lucrativa (art. 31.2 del Reial Decret Legislatiu 1/1996, de 12 d'abril, pel qual s'aprova el Text Refós de la Llei de Propietat Intel·lectual, http://bibliotecnica.upc.es/sepi/legislacio.asp).

Per a qualsevol ús que es vulgui fer diferent al permès, dirigiu-vos a: sepi@upc.edu