DSpace DSpace UPC
 Català   Castellano   English  

E-prints UPC >
Altres >
Enviament des de DRAC >

Empreu aquest identificador per citar o enllaçar aquest ítem: http://hdl.handle.net/2117/15652

Ítem no disponible en accés obert per política de l'editorial

Arxiu Descripció MidaFormat
05749740.pdf426,08 kBAdobe PDF Accés restringit

Citació: Carretero, J. [et al.]. Hardware/software-based diagnosis of load-store queues using expandable activity logs. A: International Symposium on High-Performance Computer Architecture (HPCA). "Proceedings 17th IEEE International Symposium on High Performance Computer Architecture". San Antonio, Texas: IEEE Press. Institute of Electrical and Electronics Engineers, 2011, p. 321-332.
Títol: Hardware/software-based diagnosis of load-store queues using expandable activity logs
Autor: Carretero Casado, Javier Sebastián Veure Producció científica UPC; Vera Rivera, Francisco Javier Veure Producció científica UPC; Abella Ferrer, Jaume Veure Producció científica UPC; Ramírez García, Tanausu Veure Producció científica UPC; Monchiero, Matteo; González Colás, Antonio María Veure Producció científica UPC
Editorial: IEEE Press. Institute of Electrical and Electronics Engineers
Data: 2011
Tipus de document: Conference report
Resum: The increasing device count and design complexity are posing significant challenges to post-silicon validation. Bug diagnosis is the most difficult step during post-silicon validation. Limited reproducibility and low testing speeds are common limitations in current testing techniques. Moreover, low observability defies full-speed testing approaches. Modern solutions like on-chip trace buffers alleviate these issues, but are unable to store long activity traces. As a consequence, the cost of post-Si validation now represents a large fraction of the total design cost. This work describes a hybrid post-Si approach to validate a modern load-store queue. We use an effective error detection mechanism and an expandable logging mechanism to observe the microarchitectural activity for long periods of time, at processor full-speed. Validation is performed by analyzing the log activity by means of a diagnosis algorithm. Correct memory ordering is checked to root the cause of errors.
URI: http://hdl.handle.net/2117/15652
DOI: 10.1109/HPCA.2011.5749740
Versió de l'editor: http://ieeexplore.ieee.org/xpls/abs_all.jsp?arnumber=5749740
Apareix a les col·leccions:Altres. Enviament des de DRAC
ARCO - Microarquitectura i Compiladors. Ponències/Comunicacions de congressos
CAP - Grup de Computació d´Altes Prestacions. Ponències/Comunicacions de congressos
Departament d'Arquitectura de Computadors. Ponències/Comunicacions de congressos
Comparteix:


Stats Mostra les estadístiques d'aquest ítem

SFX Query

Tots els drets reservats. Aquesta obra està protegida pels drets de propietat intel·lectual i industrial corresponents. Sense perjudici de les exempcions legals existents, queda prohibida la seva reproducció, distribució, comunicació pública o transformació sense l'autorització del titular dels drets.

Per a qualsevol ús que se'n vulgui fer no previst a la llei, dirigiu-vos a: sepi.bupc@upc.edu

 

Valid XHTML 1.0! Programari DSpace Copyright © 2002-2004 MIT and Hewlett-Packard Comentaris
Universitat Politècnica de Catalunya. Servei de Biblioteques, Publicacions i Arxius