DSpace DSpace UPC
 Català   Castellano   English  

E-prints UPC >
Altres >
Enviament des de DRAC >

Empreu aquest identificador per citar o enllaçar aquest ítem: http://hdl.handle.net/2117/15378

Ítem no disponible en accés obert per política de l'editorial

Arxiu Descripció MidaFormat
06005400.pdf248 kBAdobe PDF Accés restringit

Citació: Zilan, Ruken [et al.]. An abstraction methodology for the evaluation of multi-core multi-threaded architectures. A: IEEE/ACM International Symposium on Modelling, Analysis and Simulation of Computer and Telecommunication Systems. "Proceedings of 19th Annual Meeting of the IEEE International Symposium on Modeling, Analysis and Simulation of Computer and Telecommunication Systems (MASCOTS)". IEEE Computer Society Publications, 2011, p. 478-481.
Títol: An abstraction methodology for the evaluation of multi-core multi-threaded architectures
Autor: Zilan, Ruken; Verdú Mulà, Javier Veure Producció científica UPC; García Vidal, Jorge Veure Producció científica UPC; Nemirovsky, Mario; Milito, Rodolfo; Valero Cortés, Mateo Veure Producció científica UPC
Editorial: IEEE Computer Society Publications
Data: 2011
Tipus de document: Conference report
Resum: As the evolution of multi-core multi-threaded processors continues, the complexity demanded to perform an extensive trade-off analysis, increases proportionally. Cycle-accurate or trace-driven simulators are too slow to execute the large amount of experiments required to obtain indicative results. To achieve a thorough analysis of the system, software benchmarks or traces are required. In many cases when an analysis is needed most, during the earlier stages of the processor design, benchmarks or traces are not available. Analytical models overcome these limitations but do not provide the fine grain details needed for a deep analysis of these architectures. In this work we present a new methodology to abstract processor architectures, at a level between cycle-accurate and analytical simulators. To apply our methodology we use queueing modeling techniques. Thus, we introduce Q-MAS, a queueing based tool targeting a real chip (the Ultra SPARC T2 processor) and aimed at facilitating the quantification of trade-offs during the design phase of multi-core multi-threaded processor architectures. The results demonstrate that Q-MAS, the tool that we developed, provides accurate results very close to the actual hardware, with a minimal cost of running what-if scenarios.
ISBN: 978-1-4577-0468-0
URI: http://hdl.handle.net/2117/15378
DOI: 10.1109/MASCOTS.2011.11
Versió de l'editor: http://ieeexplore.ieee.org/xpls/abs_all.jsp?arnumber=6005400
Apareix a les col·leccions:Altres. Enviament des de DRAC
CNDS - Xarxes de Computadors i Sistemes Distribuïts. Ponències/Comunicacions de congressos
CAP - Grup de Computació d´Altes Prestacions. Ponències/Comunicacions de congressos
Departament d'Arquitectura de Computadors. Ponències/Comunicacions de congressos
Comparteix:


Stats Mostra les estadístiques d'aquest ítem

SFX Query

Aquest ítem (excepte textos i imatges no creats per l'autor) està subjecte a una llicència de Creative Commons Llicència Creative Commons
Creative Commons

 

Valid XHTML 1.0! Programari DSpace Copyright © 2002-2004 MIT and Hewlett-Packard Comentaris
Universitat Politècnica de Catalunya. Servei de Biblioteques, Publicacions i Arxius