DSpace DSpace UPC
 Català   Castellano   English  

E-prints UPC >
Enginyeria electrònica i telecomunicacions >
HIPICS - High Performance Integrated Circuits and Systems >
Ponències/Comunicacions de congressos >

Empreu aquest identificador per citar o enllaçar aquest ítem: http://hdl.handle.net/2117/1481

Arxiu Descripció MidaFormat
VCTA_DFM&Y2007.pdf291,45 kBAdobe PDFThumbnail
Veure/Obrir

Citació: Pons, M.; Moll, F.; Rubio, A.; Abella, J.; Vera, X.; González, A. Via-configurable transistor array: a regular design technique to improve ICs yield. 2nd IEEE International Workshop on Design for Manufacturability and Yield 2007; IEEE International Test Conference, October 25-26, 2007.
Títol: Via-configurable transistor array: a regular design technique to improve ICs yield
Autor: Pons Solé, Marc Veure Producció científica UPC; Moll Echeto, Francisco de Borja Veure Producció científica UPC; Rubio, Antonio Veure Producció científica UPC; Abella Ferrer, Jaume Veure Producció científica UPC; Vera Rivera, Francisco Javier Veure Producció científica UPC; González Colás, Antonio María Veure Producció científica UPC
Data: oct-2007
Tipus de document: Conference report
Resum: Process variations are a major bottleneck for digital CMOS integrated circuits manufacturability and yield. That is why regular techniques with different degrees of regularity are emerging as possible solutions. Our proposal is a new regular layout design technique called Via-Configurable Transistors Array (VCTA) that pushes to the limit circuit layout regularity for devices and interconnects in order to maximize regularity benefits. VCTA is predicted to perform worse than the Standard Cell approach designs for a certain technology node but it will allow the use of a future technology on an earlier time. Our objective is to optimize VCTA for it to be comparable to the Standard Cell design in an older technology. Simulations for the first unoptimized version of our VCTA of delay and energy consumption for a Full Adder circuit in the 90 nm technology node are presented and also the extrapolation for Carry-Ripple Adders from 4 bits to 64 bits.
URI: http://hdl.handle.net/2117/1481
Apareix a les col·leccions:HIPICS - High Performance Integrated Circuits and Systems. Ponències/Comunicacions de congressos
ARCO - Microarquitectura i Compiladors. Ponències/Comunicacions de congressos
Departament d'Arquitectura de Computadors. Ponències/Comunicacions de congressos
Departament d'Enginyeria Electrònica. Ponències/Comunicacions de congressos
Comparteix:


Stats Mostra les estadístiques d'aquest ítem

SFX Query

Tots els drets reservats. Aquesta obra està protegida pels drets de propietat intel·lectual i industrial corresponents. Sense perjudici de les exempcions legals existents, queda prohibida la seva reproducció, distribució, comunicació pública o transformació sense l'autorització del titular dels drets.

Per a qualsevol ús que se'n vulgui fer no previst a la llei, dirigiu-vos a: sepi.bupc@upc.edu

 

Valid XHTML 1.0! Programari DSpace Copyright © 2002-2004 MIT and Hewlett-Packard Comentaris
Universitat Politècnica de Catalunya. Servei de Biblioteques, Publicacions i Arxius