New redundant logic design concept for high noise and low voltage scenarios
Visualitza/Obre
New redundant logic design concept ....pdf (904,8Kb) (Accés restringit)
Sol·licita una còpia a l'autor
Què és aquest botó?
Aquest botó permet demanar una còpia d'un document restringit a l'autor. Es mostra quan:
- Disposem del correu electrònic de l'autor
- El document té una mida inferior a 20 Mb
- Es tracta d'un document d'accés restringit per decisió de l'autor o d'un document d'accés restringit per política de l'editorial
Cita com:
hdl:2117/14228
Tipus de documentArticle
Data publicació2011-12
Condicions d'accésAccés restringit per política de l'editorial
Tots els drets reservats. Aquesta obra està protegida pels drets de propietat intel·lectual i
industrial corresponents. Sense perjudici de les exempcions legals existents, queda prohibida la seva
reproducció, distribució, comunicació pública o transformació sense l'autorització del titular dels drets
ProjecteMODERN - MOdeling and DEsign of Reliable, process variation-aware Nanoelectronic devices, circuits and systems (EC-FP7-120003)
TRAMS - TERASCALE RELIABLE ADAPTIVE MEMORY SYSTEMS (EC-FP7-248789)
TRAMS - TERASCALE RELIABLE ADAPTIVE MEMORY SYSTEMS (EC-FP7-248789)
Abstract
This paper presents a new redundant logia design concept named Turtle Logic(TL).It is a new probabilistic logic method based on port redundancy and complementary data, oriented toward emerging technologies beyond CMOS, where the thermal noise could be predominant and the reliability of the future circuits could be limited. The TL is a technology independent method, which aims to improve error tolerance when these errors are caused by noise within logic and functional units, sequential elements, and in general synchronous pipeline Finite State Machines. Turtle Logic operation is based on the consistency relation of redundant inputs. In the case of discrepancy, the out put of the system keeps the previous value, therefore avoiding the propagation of incorrect inputs. A two’s complement 8x8-bit pipelined Baugh–Wooley multiplier is implemented, on which several experiments reveal a perfect tolerance (0%errors) to single line discrepancies for both primary and internal nodes, with a cost of lost clock periods between 6% and 25%. The error ratio for the proposed Turtle Logic implementation with double discrepancies in both true and complementary lines are lower than 0.1% when the noise affects primary input nodes, and lower than 0.9% when the noise affects internal nodes.
CitacióGarcía, L. [et al.]. New redundant logic design concept for high noise and low voltage scenarios. "Microelectronics journal", Desembre 2011, vol. 42, núm. 12, p. 1359-1369.
ISSN0026-2692
Versió de l'editorhttp://www.sciencedirect.com/science/article/pii/S0026269211001960
Fitxers | Descripció | Mida | Format | Visualitza |
---|---|---|---|---|
New redundant logic design concept ....pdf | 904,8Kb | Accés restringit |