DSpace DSpace UPC
 Català   Castellano   English  

E-prints UPC >
Altres >
Enviament des de DRAC >

Empreu aquest identificador per citar o enllaçar aquest ítem: http://hdl.handle.net/2117/14228

Ítem no disponible en accés obert per política de l'editorial

Arxiu Descripció MidaFormat
New redundant logic design concept ....pdf904.8 kBAdobe PDF Accés restringit

Citació: García, L. [et al.]. New redundant logic design concept for high noise and low voltage scenarios. "Microelectronics journal", Desembre 2011, vol. 42, núm. 12, p. 1359-1369.
Títol: New redundant logic design concept for high noise and low voltage scenarios
Autor: García Leyva, Lancelot Veure Producció científica UPC; Andrade Miceli, Dennis Michael Veure Producció científica UPC; Gómez Fernández, Sergio Veure Producció científica UPC; Calomarde Palomino, Antonio Veure Producció científica UPC; Moll Echeto, Francisco de Borja Veure Producció científica UPC; Rubio Sola, Jose Antonio Veure Producció científica UPC
Data: des-2011
Tipus de document: Article
Resum: This paper presents a new redundant logia design concept named Turtle Logic(TL).It is a new probabilistic logic method based on port redundancy and complementary data, oriented toward emerging technologies beyond CMOS, where the thermal noise could be predominant and the reliability of the future circuits could be limited. The TL is a technology independent method, which aims to improve error tolerance when these errors are caused by noise within logic and functional units, sequential elements, and in general synchronous pipeline Finite State Machines. Turtle Logic operation is based on the consistency relation of redundant inputs. In the case of discrepancy, the out put of the system keeps the previous value, therefore avoiding the propagation of incorrect inputs. A two’s complement 8x8-bit pipelined Baugh–Wooley multiplier is implemented, on which several experiments reveal a perfect tolerance (0%errors) to single line discrepancies for both primary and internal nodes, with a cost of lost clock periods between 6% and 25%. The error ratio for the proposed Turtle Logic implementation with double discrepancies in both true and complementary lines are lower than 0.1% when the noise affects primary input nodes, and lower than 0.9% when the noise affects internal nodes.
ISSN: 0026-2692
URI: http://hdl.handle.net/2117/14228
DOI: 10.1016/j.mejo.2011.09.007
Versió de l'editor: http://www.sciencedirect.com/science/article/pii/S0026269211001960
Apareix a les col·leccions:HIPICS - High Performance Integrated Circuits and Systems. Articles de revista
Altres. Enviament des de DRAC
Departament d'Enginyeria Electrònica. Articles de revista
Comparteix:


Stats Mostra les estadístiques d'aquest ítem

SFX Query

Tots els drets reservats. Aquesta obra està protegida pels drets de propietat intel·lectual i industrial corresponents. Sense perjudici de les exempcions legals existents, queda prohibida la seva reproducció, distribució, comunicació pública o transformació sense l'autorització del titular dels drets.

Per a qualsevol ús que se'n vulgui fer no previst a la llei, dirigiu-vos a: sepi.bupc@upc.edu

 

Valid XHTML 1.0! Programari DSpace Copyright © 2002-2004 MIT and Hewlett-Packard Comentaris
Universitat Politècnica de Catalunya. Servei de Biblioteques, Publicacions i Arxius