DSpace DSpace UPC
 Català   Castellano   English  

E-prints UPC >
Altres >
Enviament des de DRAC >

Empreu aquest identificador per citar o enllaçar aquest ítem: http://hdl.handle.net/2117/12696

Arxiu Descripció MidaFormat
05638632.pdfArticle principal1,72 MBAdobe PDFThumbnail
Veure/Obrir

Títol: Gate leakage impact on full open defects in interconnect lines
Autor: Arumi Delgado, Daniel Veure Producció científica UPC; Rodríguez Montañés, Rosa Veure Producció científica UPC; Figueras Pàmies, Joan Veure Producció científica UPC; Eichenberger, Stefan; Hora, Camelia; Kruseman, Bram
Data: jun-2011
Tipus de document: Article
Resum: An Interconnect full open defect breaks the connection between the driver and the gate terminals of downstream transistors, generating a floating line. The behavior of floating lines is known to depend on several factors, namely parasitic capacitances to neighboring structures, transistor capacitances of downstream gate(s) and trapped charges. For nanometer CMOS technologies, the reduction of oxide thickness leads to a significant increase in gate tunneling leakage. This new phenomenon influences the behavior of circuits with interconnect full open defects. Floating lines can no longer be considered electrically isolated and are subjected to transient evolutions, reaching a steady state determined by the technology, downstream interconnect and gate(s) topology. The occurrence of such defects and the impact of gate tunneling leakage are expected to increase in the future. In this work, interconnect full open defects affecting nanometer CMOS technologies are analyzed and the defective logic response of downstream gates after reaching the steady state is predicted. Experimental evidence of this behavior is presented for circuits belonging to a 180 nm and a 65 nm CMOS technologies. Technology trends show that the impact of gate leakage currents is expected to increase in future technologies.
ISSN: 1063-8210
URI: http://hdl.handle.net/2117/12696
DOI: 10.1109/TVLSI.2010.2077315
Apareix a les col·leccions:Altres. Enviament des de DRAC
QINE - Disseny de Baix Consum, Test, Verificació i Tolerància a Fallades. Articles de revista
Departament d'Enginyeria Electrònica. Articles de revista
Comparteix:


Stats Mostra les estadístiques d'aquest ítem

SFX Query

Tots els drets reservats. Aquesta obra està protegida pels drets de propietat intel·lectual i industrial corresponents. Sense perjudici de les exempcions legals existents, queda prohibida la seva reproducció, distribució, comunicació pública o transformació sense l'autorització del titular dels drets.

Per a qualsevol ús que se'n vulgui fer no previst a la llei, dirigiu-vos a: sepi.bupc@upc.edu

 

Valid XHTML 1.0! Programari DSpace Copyright © 2002-2004 MIT and Hewlett-Packard Comentaris
Universitat Politècnica de Catalunya. Servei de Biblioteques, Publicacions i Arxius