DSpace DSpace UPC
 Català   Castellano   English  

E-prints UPC >
Altres >
Enviament des de DRAC >

Empreu aquest identificador per citar o enllaçar aquest ítem: http://hdl.handle.net/2117/12246

Ítem no disponible en accés obert per política de l'editorial

Arxiu Descripció MidaFormat
ITCA_inter-task.pdf437,2 kBAdobe PDF Accés restringit

Citació: Luque, C. [et al.]. ITCA: inter-task conflict-aware CPU accounting for CMPs. A: International Conference on Parallel Architectures and Compilation Techniques. "The Eighteenth International Conference on Parallel Architectures and Compilation Techinques". Raleigh, North Carolina: IEEE Computer Society Publications, 2009, p. 203-213.
Títol: ITCA: inter-task conflict-aware CPU accounting for CMPs
Autor: Luque, Carlos; Moreto Planas, Miquel Veure Producció científica UPC; Cazorla Almeida, Francisco Javier Veure Producció científica UPC; Gioiosa, Roberto; Buyuktosunoglu, Alper; Valero Cortés, Mateo Veure Producció científica UPC
Editorial: IEEE Computer Society Publications
Data: 2009
Tipus de document: Conference report
Descripció: Chip-MultiProcessor (CMP) architectures are becoming more and more popular as an alternative to the traditional processors that only extract instruction-level parallelism from an application. CMPs introduce complexities when accounting CPU utilization. This is due to the fact that the progress done by an application during an interval of time highly depends on the activity of the other applications it is co-scheduled with. In this paper, we identify how an inaccurate measurement of the CPU utilization affects several key aspects of the system like the application scheduling or the charging mechanism in data centers. We propose a new hardware CPU accounting mechanism to improve the accuracy when measuring the CPU utilization in CMPs and compare it with the previous accounting mechanisms. Our results show that currently known mechanisms lead to a 19% average error when it comes to CPU utilization accounting. Our proposal reduces this error to less than 1% in a modeled 4-core processor system.
ISBN: 978-0-7695-3771-9
URI: http://hdl.handle.net/2117/12246
DOI: 10.1109/PACT.2009.33
Apareix a les col·leccions:Altres. Enviament des de DRAC
CAP - Grup de Computació d´Altes Prestacions. Ponències/Comunicacions de congressos
Departament d'Arquitectura de Computadors. Ponències/Comunicacions de congressos
Comparteix:


Stats Mostra les estadístiques d'aquest ítem

SFX Query

Tots els drets reservats. Aquesta obra està protegida pels drets de propietat intel·lectual i industrial corresponents. Sense perjudici de les exempcions legals existents, queda prohibida la seva reproducció, distribució, comunicació pública o transformació sense l'autorització del titular dels drets.

Per a qualsevol ús que se'n vulgui fer no previst a la llei, dirigiu-vos a: sepi.bupc@upc.edu

 

Valid XHTML 1.0! Programari DSpace Copyright © 2002-2004 MIT and Hewlett-Packard Comentaris
Universitat Politècnica de Catalunya. Servei de Biblioteques, Publicacions i Arxius