|
E-prints UPC >
Altres >
Enviament des de DRAC >
Empreu aquest identificador per citar o enllaçar aquest ítem:
http://hdl.handle.net/2117/10688
|
| Citació: | Ramirez, A. [et al.]. The SARC architecture. "IEEE micro", Octubre 2010, vol. 30, núm. 5, p. 16-29. |
| Títol: | The SARC architecture |
| Autor: | Gaydadjiev, Georgi; Isaza, Sebastian; Ramírez Bellido, Alejandro  ; Cabarcas, Felipe; Juurlink, Ben; Álvarez Mesa, Mauricio ; Sánchez Castaño, Friman ; Azevedo, Arnaldo; Meenderinck, Cor; Ciobanu, Catalin |
| Data: | oct-2010 |
| Tipus de document: | Article |
| Resum: | The SARC architecture is composed of multiple processor types and a set of user-managed direct memory access (DMA) engines that let the runtime scheduler overlap data transfer and computation. The runtime system automatically allocates tasks on the heterogeneous cores and schedules the data transfers through the DMA engines. SARC's programming model supports various highly parallel applications, with matching support from specialized accelerator processors. |
| ISSN: | 0272-1732 |
| URI: | http://hdl.handle.net/2117/10688 |
| Apareix a les col·leccions: | Altres. Enviament des de DRAC
Departament d'Arquitectura de Computadors. Articles de revista
CAP - Grup de Computació d´Altes Prestacions. Articles de revista
|
| Comparteix: |
|
Aquest ítem (excepte textos i imatges no creats per l'autor) està subjecte a una llicència de Creative Commons Llicència Creative Commons
|
Català
Castellano
English
