DSpace DSpace UPC
 Català   Castellano   English  

E-prints UPC >
Altres >
Enviament des de DRAC >

Empreu aquest identificador per citar o enllaçar aquest ítem: http://hdl.handle.net/2117/10434

Ítem no disponible en accés obert per política de l'editorial

Arxiu Descripció MidaFormat
Power-efficient spilling techniques for chip mulitpocessors.pdf333,6 kBAdobe PDF Accés restringit

Citació: Herrero, E.; González, J.; Canal, R. Power-efficient spilling techniques for chip multiprocessors. A: International Conference on Parallel and Distributed Computing. "16th. International Conference on Parallel and Distributed Computing". Ischia: Springer Verlag, 2010, p. 256-267.
Títol: Power-efficient spilling techniques for chip multiprocessors
Autor: Herrero Abellanas, Enric Veure Producció científica UPC; González, José; Canal Corretger, Ramon Veure Producció científica UPC
Editorial: Springer Verlag
Data: 2010
Tipus de document: Conference report
Resum: Current trends in CMPs indicate that the core count will increase in the near future. One of the main performance limiters of these forthcoming microarchitectures is the latency and high-demand of the on-chip network and the off-chip memory communication. To optimize the usage of on-chip memory space and reduce off-chip traffic several techniques have proposed to use the N-chance forwarding mechanism, a solution for distributing unused cache space in chip multiprocessors. This technique, however, can lead in some cases to extra unnecessary network traffic or inefficient cache allocation. This paper presents two alternative power-efficient spilling methods to improve the efficiency of the N-chance forwarding mechanism. Compared to traditional Spilling, our Distance-Aware Spilling technique provides an energy efficiency improvement (MIPS3/W) of 16% on average, and a reduction of the network usage of 14% in a ring configuration while increasing performance 6%. Our Selective Spilling technique is able to avoid most of the unnecessary reallocations and it doubles the reuse of spilled blocks, reducing network traffic by an average of 22%. A combination of both techniques allows to reduce the network usage by 30% on average without degrading performance, allowing a 9% increase of the energy efficiency.
URI: http://hdl.handle.net/2117/10434
DOI: 10.1007/978-3-642-15277-1_25
Versió de l'editor: http://www.springerlink.com/content/h355h2r488u3/#section=761352
Apareix a les col·leccions:Altres. Enviament des de DRAC
ARCO - Microarquitectura i Compiladors. Ponències/Comunicacions de congressos
Departament d'Arquitectura de Computadors. Ponències/Comunicacions de congressos
Comparteix:


Stats Mostra les estadístiques d'aquest ítem

SFX Query

Tots els drets reservats. Aquesta obra està protegida pels drets de propietat intel·lectual i industrial corresponents. Sense perjudici de les exempcions legals existents, queda prohibida la seva reproducció, distribució, comunicació pública o transformació sense l'autorització del titular dels drets.

Per a qualsevol ús que se'n vulgui fer no previst a la llei, dirigiu-vos a: sepi.bupc@upc.edu

 

Valid XHTML 1.0! Programari DSpace Copyright © 2002-2004 MIT and Hewlett-Packard Comentaris
Universitat Politècnica de Catalunya. Servei de Biblioteques, Publicacions i Arxius