DSpace DSpace UPC
 Català   Castellano   English  

E-prints UPC >
Altres >
Enviament des de DRAC >

Empreu aquest identificador per citar o enllaçar aquest ítem: http://hdl.handle.net/2117/10159

Ítem no disponible en accés obert per política de l'editorial

Arxiu Descripció MidaFormat
Valero.pdf545,35 kBAdobe PDF Accés restringit

Citació: Valero, A. [et al.]. An hybrid eDRAM/SRAM macrocell to implement first-level data caches. A: IEEE/ACM International Symposium on Microarchitecture. "42nd Annual IEEE/ACM International Symposium on Microarchitecture". Nova York: Association for Computing Machinery (ACM), 2009, p. 213-221.
Títol: An hybrid eDRAM/SRAM macrocell to implement first-level data caches
Autor: Valero, Alejandro; Sahuquillo, Julio; Petit, Salvador; Lorente, Vicente; Canal Corretger, Ramon Veure Producció científica UPC; López, Pedro; Duato, José
Editorial: Association for Computing Machinery (ACM)
Data: 2009
Tipus de document: Conference report
Resum: SRAM and DRAM cells have been the predominant technologies used to implement memory cells in computer systems, each one having its advantages and shortcomings. SRAM cells are faster and require no refresh since reads are not destructive. In contrast, DRAM cells provide higher density and minimal leakage energy since there are no paths within the cell from Vdd to ground. Recently, DRAM cells have been embedded in logic-based technology, thus overcoming the speed limit of typical DRAM cells. In this paper we propose an n-bit macrocell that implements one static cell, and n-1 dynamic cells. This cell is aimed at being used in an n-way set-associative first-level data cache. Our study shows that in a four-way set-associative cache with this macrocell compared to an SRAM based with the same capacity, leakage is reduced by about 75% and area more than half with a minimal impact on performance. Architectural mechanisms have also been devised to avoid refresh logic. Experimental results show that no performance is lost when the retention time is larger than 50K processor cycles. In addition, the proposed delayed writeback policy that avoids refreshing performs a similar amount of writebacks than a conventional cache with the same organization, so no power wasting is incurred.
ISBN: 978-1-60558-798-1
URI: http://hdl.handle.net/2117/10159
DOI: http://doi.acm.org/10.1145/1669112.1669140
Apareix a les col·leccions:ARCO - Microarquitectura i Compiladors. Ponències/Comunicacions de congressos
Departament d'Arquitectura de Computadors. Ponències/Comunicacions de congressos
Altres. Enviament des de DRAC
Comparteix:


Stats Mostra les estadístiques d'aquest ítem

SFX Query

Tots els drets reservats. Aquesta obra està protegida pels drets de propietat intel·lectual i industrial corresponents. Sense perjudici de les exempcions legals existents, queda prohibida la seva reproducció, distribució, comunicació pública o transformació sense l'autorització del titular dels drets.

Per a qualsevol ús que se'n vulgui fer no previst a la llei, dirigiu-vos a: sepi.bupc@upc.edu

 

Valid XHTML 1.0! Programari DSpace Copyright © 2002-2004 MIT and Hewlett-Packard Comentaris
Universitat Politècnica de Catalunya. Servei de Biblioteques, Publicacions i Arxius