An hybrid eDRAM/SRAM macrocell to implement first-level data caches
Visualitza/Obre
Valero.pdf (545,3Kb) (Accés restringit)
Sol·licita una còpia a l'autor
Què és aquest botó?
Aquest botó permet demanar una còpia d'un document restringit a l'autor. Es mostra quan:
- Disposem del correu electrònic de l'autor
- El document té una mida inferior a 20 Mb
- Es tracta d'un document d'accés restringit per decisió de l'autor o d'un document d'accés restringit per política de l'editorial
Cita com:
hdl:2117/10159
Tipus de documentText en actes de congrés
Data publicació2009
EditorAssociation for Computing Machinery (ACM)
Condicions d'accésAccés restringit per política de l'editorial
Tots els drets reservats. Aquesta obra està protegida pels drets de propietat intel·lectual i
industrial corresponents. Sense perjudici de les exempcions legals existents, queda prohibida la seva
reproducció, distribució, comunicació pública o transformació sense l'autorització del titular dels drets
Abstract
SRAM and DRAM cells have been the predominant technologies used to implement memory cells in computer systems, each one
having its advantages and shortcomings. SRAM cells are faster and require no refresh since reads are not destructive. In contrast,
DRAM cells provide higher density and minimal leakage energy since there are no paths within the cell from Vdd to ground. Recently, DRAM cells have been embedded in logic-based technology, thus overcoming the speed limit of typical DRAM cells. In this paper we propose an n-bit macrocell that implements one static cell, and n-1 dynamic cells. This cell is aimed at being used in an n-way set-associative first-level data cache. Our study shows that in a four-way set-associative cache with this macrocell
compared to an SRAM based with the same capacity, leakage is reduced by about 75% and area more than half with a minimal impact
on performance. Architectural mechanisms have also been devised to avoid refresh logic. Experimental results show that no performance is lost when the retention time is larger than 50K processor cycles. In addition, the proposed delayed writeback policy that avoids refreshing performs
a similar amount of writebacks than a conventional cache with the same organization, so no power wasting is incurred.
CitacióValero, A. [et al.]. An hybrid eDRAM/SRAM macrocell to implement first-level data caches. A: IEEE/ACM International Symposium on Microarchitecture. "42nd Annual IEEE/ACM International Symposium on Microarchitecture". Nova York: Association for Computing Machinery (ACM), 2009, p. 213-221.
ISBN978-1-60558-798-1
Fitxers | Descripció | Mida | Format | Visualitza |
---|---|---|---|---|
Valero.pdf | 545,3Kb | Accés restringit |