DSpace DSpace UPC
 Català   Castellano   English  

E-prints UPC >
Altres >
Enviament des de DRAC >

Empreu aquest identificador per citar o enllaçar aquest ítem: http://hdl.handle.net/2117/10025

Arxiu Descripció MidaFormat
Cabrera.pdf888,89 kBAdobe PDFThumbnail
Veure/Obrir

Citació: Cabrera, D. [et al.]. OpenMP extensions for FPGA Accelerators. A: International Conference on Embedded Computer Systems: Architectures, Modeling and Simulation. "2009 International Conference on Embedded Computer Systems: Architectures, Modeling and Simulation". Samos: 2009, p. 17-24.
Títol: OpenMP extensions for FPGA Accelerators
Autor: Cabrera, Daniel; Martorell Bofill, Xavier Veure Producció científica UPC; Gaydadjiev, Georgi; Ayguadé Parra, Eduard Veure Producció científica UPC; Jiménez González, Daniel Veure Producció científica UPC
Data: jul-2009
Tipus de document: Conference report
Resum: Reconfigurable computing is one of the paths to explore towards low-power supercomputing. However, programming these reconfigurable devices is not an easy task and still requires significant research and development efforts to make it really productive. In addition, the use of these devices as accelerators in multicore, SMPs and ccNUMA architectures adds an additional level of programming complexity in order to specify the offloading of tasks to reconfigurable devices and the interoperability with current shared-memory programming paradigms such as OpenMP. This paper presents extensions to OpenMP 3.0 that try to address this second challenge and an implementation in a prototype runtime system. With these extensions the programmer can easily express the offloading of an already existing reconfigurable binary code (bitstream) hiding all the complexities related with device configuration, bitstream loading, data arrangement and movement to the device memory. Our current prototype implementation targets the SGI Altix systems with RASC blades (based on the Virtex 4 FPGA). We analyze the overheads introduced in this implementation and propose a hybrid host/device operational mode to hide some of these overheads, significantly improving the performance of the applications. A complete evaluation of the system is done with a matrix multiplication kernel, including an estimation considering different FPGA frequencies.
ISBN: 978-1-4244-4501-1
URI: http://hdl.handle.net/2117/10025
DOI: 10.1109/ICSAMOS.2009.5289237
Apareix a les col·leccions:CAP - Grup de Computació d´Altes Prestacions. Ponències/Comunicacions de congressos
Departament d'Arquitectura de Computadors. Ponències/Comunicacions de congressos
Altres. Enviament des de DRAC
Comparteix:


Stats Mostra les estadístiques d'aquest ítem

SFX Query

Tots els drets reservats. Aquesta obra està protegida pels drets de propietat intel·lectual i industrial corresponents. Sense perjudici de les exempcions legals existents, queda prohibida la seva reproducció, distribució, comunicació pública o transformació sense l'autorització del titular dels drets.

Per a qualsevol ús que se'n vulgui fer no previst a la llei, dirigiu-vos a: sepi.bupc@upc.edu

 

Valid XHTML 1.0! Programari DSpace Copyright © 2002-2004 MIT and Hewlett-Packard Comentaris
Universitat Politècnica de Catalunya. Servei de Biblioteques, Publicacions i Arxius