Ara es mostren els items 31-50 de 198

    • b8c: an FPGA-friendly sparse matrix representation suitable for the SpMV kernel 

      Oliver, José; Ayguadé Parra, Eduard; Martorell Bofill, Xavier; Álvarez, Carlos (Barcelona Supercomputing Center, 2022-05)
      Text en actes de congrés
      Accés obert
      Sparse Matrix-Vector multiplication (SpMV), computing y = Ax where y and x are dense vectors and A is a sparse matrix, is a key kernel in many HPC applications. SpMV exhibits a kind of memory access that is extremely hard ...
    • Beehive: an FPGA-based multiprocessor architecture 

      Arcas Abella, Oriol (Universitat Politècnica de Catalunya, 2009-09-23)
      Projecte Final de Màster Oficial
      Accés obert
      In recent years, to accomplish with the Moore's law hardware and software designers are tending progressively to focus their efforts on exploiting instruction-level parallelism. Software simulation has been essential for ...
    • Bioinspired onset detection using snava architecture 

      Sekar, Sanjana (Universitat Politècnica de Catalunya, 2014-06-06)
      Projecte/Treball Final de Carrera
      Accés obert
      [ANGLÈS] The main objective of this project is to develop an application which is biologically inspired from one of the functionalities of the human ear and is implemented on a neuromorphic architecture called SNAVA. The ...
    • Bit error rate test for optical communication link using prbs generated by an fpga - hardware implementation 

      Varagur Karthikeyan, Sadhvi (Universitat Politècnica de Catalunya, 2014-06-06)
      Projecte/Treball Final de Carrera
      Accés obert
      Realitzat a/amb:   SASTRA Deemed University
      The Objective involved realizing a PRBS-BERT to analyze the optical link performance. The configuration of the board for the application involved studying the daughter board, the interconnect (i.e. HSMC) and thereby ...
    • Bit error rate test for optical communication link using prbs generated by an fpga - system design 

      Vairavel, Sindhu (Universitat Politècnica de Catalunya, 2014-06-06)
      Projecte/Treball Final de Carrera
      Accés obert
      Bit Error Rate Testing(BERT) was implemented using Cyclone III FPGA Starter Kit along with THDB_ADA board and interfaced with several kilometers long optical fiber, to study the link performance of the optical communication ...
    • Cabecera Radio Remota utilizando LimeSDR y ODROID - XU4 

      Cerezo Tobias, Jordi (Universitat Politècnica de Catalunya, 2018-02-02)
      Treball Final de Grau
      Accés obert
      The Software Defined Radio (SDR), unlike conventional radio systems implemented only by hardware, has had a great impact thanks to the great flexibility offered by the software. The objective of this work has been to develop ...
    • Calibration of a TDL-TDC with ML methods 

      Costa Cañones, Daniel (Universitat Politècnica de Catalunya, 2022-06-09)
      Projecte Final de Màster Oficial
      Accés restringit per acord de confidencialitat
      Realitzat a/amb:   Politecnico di Milano
    • Characterization and optimization of a multi-channel, FPGA-based Time-to-Digital Converter 

      Compte Prades, Joel (Universitat Politècnica de Catalunya, 2023-09-06)
      Projecte Final de Màster Oficial
      Accés obert
      Realitzat a/amb:   Institut de Ciències Fotòniques (ICFO)
      High-resolution time measurement is a fundamental building block on a wide variety of applications such as time-of-flight based systems, single-photon microscopy and quantum communications. FPGA-based TDCs are the preferred ...
    • Characterization of a coherent hardware accelerator framework for SoCs 

      López Paradís, Guillem; Venu, Balaji; Armejach Sanosa, Adrià; Moretó Planas, Miquel (Springer, 2023)
      Text en actes de congrés
      Accés restringit per política de l'editorial
      Accelerators rich architectures have become the standard in today’s SoCs. After Moore’s law diminish, it is common to only dedicate a fraction of the area of the SoC to traditional cores and leave the rest of space for ...
    • Co-diseño hardware-software de una unidad en coma flotante para microprocesador de 32 bits 

      Lumbiarres López, Rubén (Universitat Politècnica de Catalunya, 2008-06)
      Projecte/Treball Final de Carrera
      Accés obert
      El uso de números en coma flotante es muy habitual en la programación software para la resolución de todo tipo de algoritmos. Dada la particular forma de codificar valores en este formato, definida en la norma IEEE 754, ...
    • Communication in task-based runtimes for heterogeneous systems 

      Cano Díaz, Rubén (Universitat Politècnica de Catalunya, 2020-06-23)
      Projecte Final de Màster Oficial
      Accés obert
      HPC machines in the race for exascale computing are more heterogeneous than ever. The complexity of the systems makes the programming and interoperability of the multiple accelerators a huge task that most of the times the ...
    • Compilación C a VHDL de códigos de bucles con reuso de datos 

      Sánchez Fernández, Raúl (Universitat Politècnica de Catalunya, 2010-03-25)
      Projecte/Treball Final de Carrera
      Accés obert
      Durante este proyecto se ha desarrollado un compilador fuente a fuente, de nombre CtoVHDL, capaz de traducir bucles de C a VHDL. Con esta traducción se crea un acelerador hardware capaz de ejecutar el bucle en una FPGA. ...
    • Comunicación y procesado de datos entre un ordenador y una FPGA 

      Padilla Segovia, Xavier (Universitat Politècnica de Catalunya, 2015-10-15)
      Projecte Final de Màster Oficial
      Accés restringit per acord de confidencialitat
    • Cooperative communication to minimize the outage probability in a hard real-time scenario 

      Cuenca Gil, David (Universitat Politècnica de Catalunya, 2012-01-06)
      Treball Final de Grau
      Accés restringit per decisió de l'autor
      Cooperative communication is one of the most recent techniques to improve the performance in wireless networks, in terms of increasing the throughput or improving the reliability. It consists in using some of the nodes ...
    • Data reuse design exploration in OmpSs@FPGA 

      Mateu Sebastián, Marc (Universitat Politècnica de Catalunya, 2019-10-17)
      Projecte Final de Màster Oficial
      Accés obert
      In this thesis, the OmpSs@FPGA tool chain has been extended to try to reduce the overall communication time due to copies of data when it is possible to reuse data already in the BRAM of the accelerators.
    • Demonstrating reduced-voltage FPGA-based neural network acceleration for power-efficiency 

      Onural, Erhan Baturay; Yuksel, Ismail Emir; Salami, Behzad (Institute of Electrical and Electronics Engineers (IEEE), 2020)
      Comunicació de congrés
      Accés obert
      This demo aims to demonstrate undervolting below the nominal level set by the vendor for off-the-shelf FPGAs running Deep Neural Networks (DNNs), to achieve power-efficiency. FPGAs are becoming popular [1-4], thanks to ...
    • Desarrollo de una plataforma de trabajo para la investigación 

      Blázquez Francisco, Víctor (Universitat Politècnica de Catalunya, 2010-06-22)
      Projecte/Treball Final de Carrera
      Accés obert
    • Desenvolupament d'un Time to Digital Converter en una FPGA per la lectura de fotosensors de baixa lluminositat 

      Carreras Bordas, Jan (Universitat Politècnica de Catalunya, 2024-01-29)
      Treball Final de Grau
      Accés obert
      Realitzat a/amb:   Institut de Ciències del Cosmos
      En aquest document es presenta un circuit dedicat a la digitalització de la lectura del senyal capturat per fotosensors de baixa lluminositat per imatge mèdica, en particular, per un escàner de tomografia per emissió ...
    • Desenvolupament d’un laboratori remot per la programació de Field Programmable Gate Arrays (FPGAs) 

      Vallejo Benito, Roger (Universitat Politècnica de Catalunya, 2022-07-12)
      Treball Final de Grau
      Accés obert
      En aquest projecte el que es vol assolir com a resultat final és la implementació d’un laboratori remot per la programació de FPGAs. L'accés es du a terme via web, per tant una part molt important en aquest projecte és ...
    • Desenvolupament en una FPGA d'un transmissor basat en una arquitectura LINC: 

      Reyes Navarro, Carlos Alberto (Universitat Politècnica de Catalunya, 2010-07-23)
      Treball Final de Grau
      Accés obert