Exploració per altres contribucions "Llaberia Griñó, José M."

Ara es mostren els items 1-4 de 4

    • Behavior characterization of the shared last-level cache in a chip multiprocessor 

      Benedicte Illescas, Pedro (Universitat Politècnica de Catalunya, 2014-06-27)
      Projecte/Treball Final de Carrera
      Accés obert
      [CATALÀ] Aquest projecte consisteix a analitzar diferents aspectes de la jerarquia de memòria i entendre la seva influència al rendiment del sistema. Els aspectes que s'analitzaran són els algorismes de reemplaçament, els ...

    • Disseny i Implementació d'una jerarquia de memòria en un processador MIPS 

      Riera Villanueva, Marc (Universitat Politècnica de Catalunya, 2013-06-18)
      Treball Final de Grau
      Accés obert
      [CATALÀ] Primer s'explicarà breument l'arquitectura d'un MIPS, la jerarquia de memòria i el funcionament de la cache. Posteriorment s'explicarà com s'ha dissenyat i implementat una jerarquia de memòria per a un MIPS ...

    • Implementació d'un processador MIPS en una FPGA 

      Guillen Fandos, David (Universitat Politècnica de Catalunya, 2012-06-18)
      Projecte/Treball Final de Carrera
      Accés obert
      L'objectiu del projecte és el disseny i implementació d'un computador al voltant d'un processador MIPS. Aquest computador ha de funcionar a una placa de demostració Terasic DE2-115, que disposa d'una FPGA Altera Cyclone IV.

    • Unidad de instrucciones para la ejecución paralela de los saltos 

      González Colás, Antonio María (Universitat Politècnica de Catalunya, 1989-05-12)
      Tesi
      Accés obert
      (Español) El presente trabajo se centra en el diseño y evaluación de mecanismos que permitan reducir los conflictos ocasionados por las instrucciones de transferencia de control (saltos) en arquitecturas segmentadas. Las ...